一般說明：XCZU21DR-2FFVD1156E
Xilinx® UltraScale™ 架構(gòu)包含高性能 FPGA、MPSoC 和 RFSoC 系列，可滿足各種系統(tǒng)要求，重點(diǎn)是通過眾多創(chuàng)新技術(shù)降低總功耗
進(jìn)步。
Kintex® UltraScale FPGA：注重性價(jià)比的高性能 FPGA，同時使用單片和下一代堆疊硅互連 (SSI) 技術(shù)。高 DSP 和塊 RAM 邏輯比和下一代
收發(fā)器與低成本封裝相結(jié)合，可實(shí)現(xiàn)功能和成本的最佳組合。Kintex UltraScale+™ FPGA：提高性能和片上 UltraRAM 存儲器以降低 BOM 成本。理想的組合
高性能外設(shè)和經(jīng)濟(jì)高效的系統(tǒng)實(shí)施。 Kintex UltraScale+ FPGA 具有多種功能提供所需系統(tǒng)性能和最小功率包絡(luò)之間的最佳平衡的選項(xiàng)。Virtex® UltraScale FPGA：使用單片和下一代 SSI 支持的大容量、高性能 FPGA
技術(shù)。 Virtex UltraScale 器件實(shí)現(xiàn)了最高的系統(tǒng)容量、帶寬和性能，以滿足關(guān)鍵市場和通過集成各種系統(tǒng)級功能來滿足應(yīng)用需求。
Virtex UltraScale+ FPGA：最高的收發(fā)器帶寬、最高的 DSP 數(shù)量以及最高的片上和封裝內(nèi)存在 UltraScale 架構(gòu)中可用。 Virtex UltraScale+ FPGA 還提供多種電源選項(xiàng)，可提供最佳在所需的系統(tǒng)性能和最小的功率包絡(luò)之間取得平衡。
Zynq® UltraScale+ MPSoC：結(jié)合基于 Arm® v8 的 Cortex®-A53 高性能節(jié)能 64 位應(yīng)用處理器搭配 Arm Cortex-R5F 實(shí)時處理器和 UltraScale 架構(gòu)，打造業(yè)界首創(chuàng)
可編程 MPSoC。提供前所未有的節(jié)能、異構(gòu)處理和可編程加速。
Zynq® UltraScale+ RFSoC：將 RF 數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)和前向糾錯與業(yè)界領(lǐng)先的技術(shù)相結(jié)合可編程邏輯和異構(gòu)處理能力。集成 RF-ADC、RF-DAC 和軟決策 FEC (SD-FEC)
為多頻段、多模式蜂窩無線電和電纜基礎(chǔ)設(shè)施提供關(guān)鍵子系統(tǒng)。
功能概要：XCZU21DR-2FFVD1156E
射頻數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)概述
大多數(shù) Zynq UltraScale+ RFSoC 包括一個 RF 數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)，其中包含多個無線電
頻率模數(shù)轉(zhuǎn)換器 (RF-ADC) 和多個射頻數(shù)模
轉(zhuǎn)換器 (RF-DAC)。高精度、高速、高能效的 RF-ADC 和 RF-DAC
單獨(dú)配置用于實(shí)數(shù)數(shù)據(jù)，或者在大多數(shù)情況下可以成對配置用于實(shí)數(shù)和虛數(shù) I/Q
數(shù)據(jù)。請參閱 RF-ADC 和 RF-DAC 部分。
軟決策前向糾錯 (SD-FEC) 概述
一些 Zynq UltraScale+ RFSoC 包括用于解碼和編碼的高度靈活的軟決策 FEC 塊
數(shù)據(jù)作為控制通過不可靠或嘈雜的通信通道傳輸數(shù)據(jù)時出現(xiàn)錯誤的一種手段。
SD-FEC 塊支持低密度奇偶校驗(yàn) (LDPC) 解碼/編碼和 Turbo 解碼，以用于
5G 無線、回程、DOCSIS 和 LTE 應(yīng)用。
處理系統(tǒng)概述XCZU21DR-2FFVD1156E
Zynq UltraScale+ MPSoC 和 RFSoC 具有 Arm Cortex-A53 (APU) 的雙核和四核變體
雙核 Arm Cortex-R5F (RPU) 處理系統(tǒng) (PS)。一些設(shè)備還包括一個專用的 Arm
Mali™-400 MP2 圖形處理單元 (GPU)。見表 2。
為了支持處理器的功能，許多具有專用功能的外圍設(shè)備都包含在
PS。為了連接到外部存儲器以進(jìn)行數(shù)據(jù)或配置存儲，PS 包括一個
多協(xié)議動態(tài)內(nèi)存控制器、DMA控制器、NAND控制器、SD/eMMC控制器
和一個 Quad SPI 控制器。除了與外部存儲器接口外，APU 還包括一個 Level-1
(L1) 和 Level-2 (L2) 緩存層次結(jié)構(gòu)； RPU 包括一個 L1 緩存和緊耦合內(nèi)存
子系統(tǒng)。每個都可以訪問一個 256KB 的片上存儲器。
對于高速接口，PS 包括 4 個傳輸 (TX) 和接收 (RX) 通道對
收發(fā)器，稱為 PS-GTR 收發(fā)器，支持高達(dá) 6.0Gb/s 的數(shù)據(jù)速率。這些收發(fā)器可以
與支持 5.0GT/s (Gen 2) 的 PCIe 的高速外圍模塊的接口作為根復(fù)合體或
x1、x2 或 x4 配置中的端點(diǎn)； 1.5Gb/s、3.0Gb/s 或 6.0Gb/s 數(shù)據(jù)速率的串行 ATA (SATA)；和
多達(dá)兩條顯示端口通道，數(shù)據(jù)速率為 1.62Gb/s、2.7Gb/s 或 5.4Gb/s。 PS-GTR 收發(fā)器可以
還通過 USB 3.0 和串行千兆媒體獨(dú)立接口 (SGMII) 連接到組件。
對于一般連接，PS 包括：一對 USB 2.0 控制器，可配置為主機(jī)，
設(shè)備，或 On-The-Go (OTG)； I2C 控制器；一個UART；和一個符合 CAN2.0B 的控制器
ISO11898-1。還有4個三速以太網(wǎng)MAC和128位GPIO，其中78位是
可通過 MIO 和 96
通過EMIO。
基于 Arm AMBA® AXI4 協(xié)議的高帶寬連接將處理單元與
外設(shè)并提供 PS 和可編程邏輯 (PL) 之間的接口。
如需更多信息，請?jiān)L問：DS891，Zynq UltraScale+ MPSoC 概述。
I/O、收發(fā)器、PCIe、100G 以太網(wǎng)和 150G Interlaken
數(shù)據(jù)通過高性能并行 SelectIO™ 的組合在片上和片外傳輸
接口和高速串行收發(fā)器連接。 I/O 塊為尖端技術(shù)提供支持
內(nèi)存接口和網(wǎng)絡(luò)協(xié)議通過靈活的 I/O 標(biāo)準(zhǔn)和電壓支持。連續(xù)劇
基于 UltraScale 架構(gòu)的設(shè)備中的收發(fā)器以高達(dá) 58.0Gb/s 的速度傳輸數(shù)據(jù)，支持 25G+
與上一代收發(fā)器相比，每比特功耗顯著降低的背板設(shè)計(jì)。全部
除 PS-GTR 外的收發(fā)器支持 8.0GT/s (Gen3) 和 16.0GT/s (Gen4) 所需的數(shù)據(jù)速率
用于 PCIe。 PCIe 的集成塊可以配置為 Endpoint 或 Root Port，支持多種
鏈路寬度和速度取決于目標(biāo)器件速度等級和封裝。集成塊
用于 150Gb/s Interlaken 和 100Gb/s 以太網(wǎng) (100G MAC/PCS) 擴(kuò)展了 UltraScale 的功能
設(shè)備，為 Nx100G 交換機(jī)和網(wǎng)橋應(yīng)用提供簡單、可靠的支持。 Virtex UltraScale+
HBM 設(shè)備包括用于加速器的緩存一致性互連 (CCIX) 端口，用于一致地共享數(shù)據(jù)
與不同的處理器。
時鐘和存儲器接口XCZU21DR-2FFVD1156E
UltraScale 器件包含強(qiáng)大的時鐘管理電路，包括時鐘合成、緩沖和
路由組件共同提供了一個強(qiáng)大的框架來滿足設(shè)計(jì)要求。這
時鐘網(wǎng)絡(luò)允許極其靈活的時鐘分配，以最大限度地減少偏斜、功耗
消耗和與時鐘信號相關(guān)的延遲。時鐘管理技術(shù)嚴(yán)密
與專用存儲器接口電路集成以支持高性能外部
內(nèi)存，包括 DDR4。除了并行存儲器接口，UltraScale 器件還支持串行
內(nèi)存，例如混合內(nèi)存立方體 (HMC)。
路由、SSI、邏輯、存儲和信號處理XCZU21DR-2FFVD1156E
包含 6 輸入查找表 (LUT) 和觸發(fā)器的可配置邏輯塊 (CLB)、帶有
27x18 乘法器、具有內(nèi)置 FIFO 和 ECC 支持的 36Kb 塊 RAM 以及 4Kx72 UltraRAM 塊（在
UltraScale+ 設(shè)備）都與豐富的高性能、低延遲互連相連。
除了邏輯功能外，CLB 還提供移位寄存器、多路復(fù)用器和進(jìn)位邏輯功能，如
以及將 LUT 配置為分布式內(nèi)存的能力，以補(bǔ)充高性能和
可配置的塊 RAM。 DSP Slice，具有 96 位寬的 XOR 功能、27 位預(yù)加器和
30 位 A 輸入，執(zhí)行許多獨(dú)立的功能，包括乘加、乘加、
和模式檢測。除了設(shè)備互連，在使用 SSI 技術(shù)的設(shè)備中，信號可以
使用專用的低延遲接口塊在超級邏輯區(qū)域 (SLR) 之間進(jìn)行交叉。這些結(jié)合
布線資源可以輕松支持下一代總線數(shù)據(jù)寬度。 Virtex UltraScale+ HBM
設(shè)備包括高達(dá) 16GB 的高帶寬內(nèi)存。
配置、加密和系統(tǒng)監(jiān)控：XCZU21DR-2FFVD1156E
配置和加密塊執(zhí)行許多設(shè)備級功能對
FPGA、MPSoC 或 RFSoC 的成功運(yùn)行。這個高性能配置塊使
通過包括 PCIe 在內(nèi)的各種協(xié)議從外部介質(zhì)配置設(shè)備，通常不需要
要求在配置期間使用多功能 I/O 引腳。配置塊還提供
256 位 AES-GCM 解密功能，性能與未加密配置相同。
其他功能包括 SEU 檢測和校正、部分重新配置支持，以及
電池供電的 RAM 或 eFUSE 技術(shù)用于 AES 密鑰存儲，以提供額外的安全性。系統(tǒng)
Monitor 可通過片上溫度和電源傳感器監(jiān)控物理環(huán)境
并且還可以監(jiān)視多達(dá) 17 個外部模擬輸入。借助 Zynq UltraScale+ MPSoC 和 RFSoC，
設(shè)備通過配置和安全單元 (CSU) 啟動，該單元支持通過 256 位的安全啟動
AES-GCM 和 SHA/384 塊。 CSU 中的加密引擎可以在用戶啟動后使用
加密。
遷移設(shè)備：XCZU21DR-2FFVD1156E
UltraScale 和 UltraScale+ 系列提供封裝兼容性，使用戶能夠遷移設(shè)計(jì)
從一個設(shè)備或家庭到另一個。具有相同封裝標(biāo)識符代碼的任何兩個封裝是
足跡兼容。例如，A1156 封裝中的 Kintex UltraScale 器件是占位面積
與采用 A1156 封裝的 Kintex UltraScale+ 器件兼容。同樣，Virtex UltraScale 器件在
B2104 封裝與 Virtex UltraScale+ 器件和 Kintex UltraScale 器件兼容
B2104 封裝。
以下物料均有現(xiàn)貨庫存：XCZU21DR-2FFVD1156E
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XCZU21DR-2FFVD1156E
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