此時(shí)宏單元的輸出y是組合型輸出還是寄存器型輸出?

寫出x和y的邏輯函數(shù)表達(dá)式。

現(xiàn)場(chǎng)可編程門陣列,電路如圖題7.4.1所示,lut的內(nèi)容如表題7.4.1所示。

試寫出y的邏輯函數(shù),7.4.2 根據(jù)圖7.4.6,試畫出其實(shí)現(xiàn)2位二進(jìn)制數(shù)加法運(yùn)算的簡化邏輯圖。

7.5 用eda技術(shù)和可編程器件的設(shè)計(jì)例題

7.5.1 試用verilog語言設(shè)計(jì)一個(gè)1位十進(jìn)制數(shù)(用8421bcd碼表示)加法器。

7.5.2 在例7.5.2的基礎(chǔ)上,將計(jì)時(shí)輸人脈沖頻率改為1 khz,要求增加以下功能:存儲(chǔ)器、復(fù)雜可編程器件.

圖8.1,1 cmos1電路組成的微分型單態(tài)觸發(fā)器,(這)用與非門和非門將成的骸分型單穗態(tài)觚撂器 (b)用戲非門和非門構(gòu)成的做分型單穩(wěn)態(tài)觸發(fā)播輸人觸發(fā)脈沖,在抄的上升沿,風(fēng)、ci微分電路輸出正的窄脈沖,當(dāng)va上升到glr的闕值電壓y.n時(shí),在電路中產(chǎn)生如下正反饋過程:這一正反饋過程使g1瞬間導(dǎo)通.迅速地從高電平跳變?yōu)榈碗娖?由于電容c兩端的電壓不可能突變,v⒓也同時(shí)跳變?yōu)榈碗娖?g2截止,輸出v。跳變?yōu)楦唠娖�。即使觸發(fā)信號(hào)vi撤除(g為低電平),砂。仍維持高電平。由手電路的這種狀態(tài)是不能長久保持的,故將此時(shí)的狀態(tài)稱之為暫穩(wěn)態(tài).暫穩(wěn)態(tài)時(shí)抄1~0,t≈vbd。

電容器c充電,電路自動(dòng)從暫穩(wěn)態(tài)返回至穩(wěn)態(tài)暫穩(wěn)態(tài)期間,電源%。經(jīng)電阻r和gl)1導(dǎo)通的工作管對(duì)電容c充電,vp按指數(shù)規(guī)律升高,當(dāng)秒n達(dá)到‰⒙時(shí),電路又產(chǎn)生下述正反饋過程:

如果此時(shí)觸發(fā)脈沖已消失,上述正反饋使gl r1迅速截止,g2門迅速導(dǎo)通,1 cl、vu跳變到高電平,輸出返回到抄�！謔v的狀態(tài).此后電容通過電阻r和g2門的輸人保護(hù)電路放電,最終使電容c上的電壓恢復(fù)到穩(wěn)定狀態(tài)時(shí)的初始值,電路從暫穩(wěn)態(tài)返回到穩(wěn)態(tài)。

在上述工作過程中單穩(wěn)態(tài)觸發(fā)器各點(diǎn)電壓工作波形如圖8.1.2所示。

主要參數(shù)的計(jì)算,輸出脈沖寬度彥w,由圖8.1.2可見,觸發(fā)信號(hào)作用后,ac充電過程決定了暫穩(wěn)態(tài)持續(xù)時(shí)間。輸出脈沖寬度就是�！鍙膐v上升到bu所需時(shí)間。根據(jù)rc電路過渡過程的單穩(wěn)態(tài)觸發(fā)器.

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