5CEFA4F23C8N系列是通用的8位μP兼容通用ADC轉換器，采用單5V工作模式供應。這些設備被視為存儲器位置或微處理器系統(tǒng)的I / O端口額外的接口邏輯。輸出為三態(tài)鎖存，便于與微處理器控制接口總線。該轉換器采用差分電位梯設計，相當于256R網絡的電路。它包含由次逼近邏輯排序的模擬開關。ADC的功能圖轉換器顯示在功能框圖中。顯示所有封裝引腳分布和主要邏輯控制路徑以較重的線條繪制。差分模擬電壓輸入具有良好的共模抑制性能并允許偏移模擬零輸入電壓值。而且，可以調節(jié)輸入參考電壓允許將小模擬電壓范圍編碼為完整的8位分辨率。確保在所有可能的情況下啟動在第一次上電循環(huán)期間，需要外部WR脈沖。使用SAR邏輯，首先測試最高有效位，然后在8個比較（64個時鐘周期）后測試數(shù)字8位二代碼（1111 1111 =滿量程）
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XC3S1400A-4FGG484C
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XC3S200-4TQG144C
XC3S700A-4FGG484C
XC6SLX100T-3FGG900C
電話:(86)-0755-83210909
XC6SLX16-2CSG324C
XC6SLX25-2CSG324C
XC6SLX45-2FGG484C
XC6SLX9-2CSG324C
XC6SLX9-2FTG256C
XC7K160T-3FFG676E
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XC3S250E-4VQG100I
XC6SLX100-3CSG484I
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EP2S90F1508I4N
XC6SLX45-2CSG324I
XC7Z045-2FFG900I
5M2210ZF256C4N
XC7Z020-1CLG400I
電話:(86)-0755-83210909
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XC7Z045-2FFG900E
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DK-DEV-10AX115S-A
EP3C5F256C8N
XC3S500E-4CPG132C
XC7A100T-1FGG484I
XC9536-5VQG44C
EP2C35F484C6N
EP3C25U256I7N
XC6SLX45-2CSG324I
10M02SCE144I7G
XC6VLX240T-1FF784I
XC7A200T-2FBG484C
IRF5NJ9540
XC7A35T-1CSG325C
電話:(86)-0755-83210909
XC7A100T-3FGG484E
XC6VSX315T-1FFG1156I
XC7A50T-2FGG484C
XC6SLX9-2CSG225I
XC6SLX25-2CSG324I
XC7K160T-L2FFG676I
XC7A200T-1FFG1156I
XC7A35T-2CSG325C
XC7A200T-3FBG484E
XC7K410T-2FFG900C
XC6SLX25-2FGG484I
XC5VLX50-2FF676I
電話:(86)-0755-83210909
XC5VLX330-1FF1760I
XC3SD3400A-4FGG676I
XC7A25T-2CSG325C
XC7K410T-1FBG676I
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XC6VSX316T-1FFG1156I
EP4SGX70DF29C3N
XC7A100T-3CSG324E
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EPM570T100C3N
EP3C16F484C6N
XC7Z015-1CLG485I
EP4CE10F17I7N
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XC5VLX330-1FFG1760C
XC3S250E-4TQG144I
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EP2C20F484C6N
XC6SLX100-2FGG676I
XC6SLX45-3FGG676I
MC9S12D64MFUE
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XC3S200AN-4FTG256I
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XC5VLX30-2FFG676C
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XC5VLX50T-1FFG1136I
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XC6SLX9-3FTG256I
XC6VLX240T-2FFG1759I
XC6VLX550T-1FFG1759I
XC7A200T-2SBG484I
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XC7A35T-1CSG324C
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XC7A35T-2CSG325I
XC7A35T-2FGG484C
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被傳送到輸出鎖存器，然后中斷被置位（INTR從高到低的轉變）�？梢酝ㄟ^發(fā)出第二個啟動命令來中斷正在進行的轉換。通過將INTR連接到CS輸入且CS = 0，可以在自由運行模式下操作該設備。在WR輸入從高到低的轉換時，內部SAR鎖存器和移位寄存器級復位。如只要CS輸入和WR輸入保持低電平，ADC就會保持復位狀態(tài)。轉換將從1開始在這些輸入中的至少一個輸入產生從低到高的轉變之后的8個時鐘周期。通過使CS和WR同時為低來啟動轉換器。這設置了啟動觸發(fā)器（F / F）和結果“1”電平復位8位移位寄存器，復位中斷（INTR）F / F并向D觸發(fā)器輸入“1”，F(xiàn) / F1，位于8位移位寄存器的輸入端。然后內部時鐘信號將此“1”傳送到Q.輸出F / F1。與門G1將這個“1”輸出與時鐘信號組合在一起，為其提供一個復位信號開始F / F.如果設定信號不再存在（WR或CS為“1”），則啟動F / F復位，8位移位然后寄存器可以輸入“1”，從而啟動轉換過程。如果設定信號仍然是目前，此復位脈沖無效（啟動F / F的兩個輸出暫時處于“1”電平）并且8位移位寄存器將繼續(xù)保持在復位模式。因此，該邏輯允許寬CS在這些信號中的至少一個返回高電平和內部時鐘之后，WR信號和轉換器將啟動再次為起始F / F提供復位信號。在“1”通過8位移位寄存器（完成SAR搜索）的時鐘后，它顯示為輸入到D型鎖存器，LATCH 1.一旦從移位寄存器輸出“1”，AND門G2就會導致新的數(shù)字字轉移到三態(tài)輸出鎖存器。隨后啟用LATCH 1時，Q輸出進行從高到低的轉換，使INTR F / F置位。然后，反相緩沖器提供INTR輸入信號。
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注意INTR F / F的SET控制在8個外部時鐘周期內保持低電平（隨著內部時鐘運行）在外部時鐘頻率的1/8處）。如果數(shù)據(jù)輸出持續(xù)啟用（CS和RD都保持不變低），INTR輸出仍然會發(fā)出轉換結束信號（通過高到低的轉換），因為SET輸入即使RESET輸入始終處于M“1M”電平，也能控制INTR F / F的Q輸出操作模式。因此，該INTR輸出將在SET信號的持續(xù)時間內保持低電平，該信號為8個周期外部時鐘頻率（假設在此間隔期間ADC未啟動）。在自由運或連續(xù)轉換模式下工作時（INTR引腳連接到WR，CS連接到低電平 - 連續(xù)轉換），START F / F由INTR信號從高到低的轉換設置。這重置了SHIFT REGISTER導致D型鎖存器LATCH 1的輸入變?yōu)榈碗娖�。由于鎖存器使能輸入是仍然存在，Q輸出將變高，然后允許INTR F / F復位。這減少了寬度得到的INTR輸出脈沖僅為幾個傳播延遲（約300ns）。當要讀取數(shù)據(jù)時，CS和RD的組合均為低電平將導致INTR F / F復位將啟用三態(tài)輸出鎖存器以提供8位數(shù)字輸出。
