XC2C64A-7QFG48C產品詳情
CoolRunner II 128宏單元設備設計用于高性能和低功耗應用。這為高端通信設備節(jié)省了電能，為電池驅動設備節(jié)省了高速電能。由于低功率備用和動態(tài)運行，提高了整個系統(tǒng)的可靠性
該設備由八個功能塊組成，通過低功耗高級互連矩陣（AIM）相互連接。AIM向每個功能塊提供40個真輸入和補碼輸入。功能塊由40×56個P項PLA和16個宏單元組成，這些宏單元包含允許組合或注冊操作模式的許多配置位。
此外，這些寄存器可以全局重置或預設，并配置為D或T觸發(fā)器或D鎖存器。還有多個時鐘信號，包括全局和本地產品術語類型，以每個宏單元為基礎進行配置。輸出引腳配置包括轉換速率限制、總線保持、上拉、開漏和可編程接地。施密特觸發(fā)器輸入基于每個輸入引腳。除了存儲宏單元輸出狀態(tài)之外，宏單元寄存器可以配置為直接輸入寄存器，以直接存儲來自輸入管腳的信號。
時鐘可在全局或功能塊的基礎上使用。三個全局時鐘作為同步時鐘源可用于所有功能塊。宏單元寄存器可以單獨配置為通電至零或一個狀態(tài)。全局設置/重置控制線也可用于在操作期間異步設置或重置所選寄存器。附加的本地時鐘、同步時鐘啟用、異步設置/復位和輸出啟用信號可以在每個宏單元或每個功能塊的基礎上使用產品術語形成。
在每個宏單元的基礎上，還提供了DualEDGE觸發(fā)器功能。此功能允許基于低頻時鐘的高性能同步操作，以幫助降低設備的總功耗。
還包括了將一個外部提供的全局時鐘（GCK2）除以八個不同選擇的電路。這將產生除偶數(shù)和奇數(shù)時鐘頻率。
使用時鐘除法（2除法）和雙邊緣觸發(fā)器提供了最終的CoolCLOCK功能
DataGATE是一種選擇性禁用CPLD輸入的方法，在某些時間點不感興趣。
通過將信號映射到數(shù)據門功能，由于信號切換的減少，可以實現(xiàn)更低的功率。
另一個簡化電壓轉換的功能是I/O銀行。CoolRunner II 128宏單元設備上有兩個I/O組，可輕松連接到3.3V、2.5V、1.8V和1.5V設備。
CoolRunner II 128宏單元CPLD與各種JEDEC I/O標準兼容（見表1）。該設備還與施密特觸發(fā)器輸入的使用兼容1.5V I/O。
IOS標準屬性輸出VCCIO輸入VCCIO輸入VREFBoard終端電壓VTTLVTTL3.33.3N/AN/ALVCMOS333.33.3N/AN/ALVCMOS252.52.5N/AN/ALVCMOS181.81.8N/AN/ALVCMOS15（2）1.51.5N/AN/AHSTL_11.51.50.750.75SSTL2_12.52.51.251.25SSTL3_13.33.31.51.5
XC2C64A-7QFG48C特性
•用于配置Xilinx®FPGA的系統(tǒng)內可編程PROMs
•低功耗高級CMOS NOR閃存工藝
•20000個編程/擦除周期的耐久性
•在整個工業(yè)溫度范圍內（–40°C至+85°C）運行
•IEEE標準1149.1/1532邊界掃描（JTAG）支持編程、原型設計和測試
•標準FPGA配置的JTAG命令啟動
ICMF062P900MFR
ICMF062P250MFR
ICMF112P900MFR
ICMF212P900MFR
ICMF212P121MFR
ICMEF062P900MFR
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ICMEF104P750MFR
ICMEF112P900MFR
ICMEF214P101MFR
ICVE10184E050R101
ICVE10184E150R101
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ICVE10184E050R100
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ICVE10054E250R101
ICVE10054E250R401
ICVE21054E300R101
ICVE21054E250R101
MP201610SR47M
MP201610S1R0M
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MP252010SR47M
MP252010S1R0M
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ULCE0505A015FR
ULCE1005A015FR
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RTL8105E-VD-CG
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RT9624AZS
ALC662-VD0-GR
ALC662-GR
IT8772E/EX
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BTA04-600D
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xc6slx25-3ftg256c
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XC6SLX45T-3FGG484I
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XC3S400-4PQG208C
XC6SLX150-3FGG676I
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XC9572XL-10VQG44I
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xcku060-1ffva1156i
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XC3S400-4PQG208C
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