結(jié)構(gòu)體是VHDL設計中最主要部分，它具體地指明了該基本設計單元的行為、元件及內(nèi)部的連接關系，也就是說它定義了設計單元具體的功能。 LB0003250A-1結(jié)構(gòu)體對其基本設計單元的輸入輸出關系可以用3種方式進行描述，即行為描述（基本設計單元的數(shù)學模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。不同的描述方式，只體現(xiàn)在描述語句上，而結(jié)構(gòu)體的結(jié)構(gòu)是完全一樣的。

   一個完整的、能被綜合實現(xiàn)的VHDL設計必須有一個實體和對應的結(jié)構(gòu)體，一個實體可以對應一個或多個結(jié)構(gòu)體，由于結(jié)構(gòu)體是對實體功能的具體描述，因此它一定要跟在實體的后面，通常先編譯實體后才能對結(jié)構(gòu)體進行編譯。

   一個結(jié)構(gòu)體的具體結(jié)構(gòu)描述如下：

ARCHITECTURE<architecture_name結(jié)構(gòu)體名>OF<entity_name實體名>IS

。．結(jié)構(gòu)體聲明區(qū)域

一一聲明結(jié)構(gòu)體所用的內(nèi)部信號及數(shù)據(jù)類型

．．如果使用元件例化，則在此聲明所用的元件

   BEGIN  一一以下開始結(jié)構(gòu)體用于描述設計的功能

   --concurrent signal assignments并行語句信號賦值

   --processes進程（順序語句描述設計）

  --component instantiations元件例化

    END<architeCture name結(jié)構(gòu)體名>

   結(jié)構(gòu)體名是對本結(jié)構(gòu)體的命名，它是該結(jié)構(gòu)體的唯一名稱，OF后面緊跟的實體名表明了該結(jié)構(gòu)體所對應的是哪一個實體，用IS來結(jié)束結(jié)構(gòu)體的命名，結(jié)構(gòu)體的名稱可以由設計人員自由命名。