帶著疑問,仔細(xì)檢查了該產(chǎn)品的PCB圖,發(fā)現(xiàn)該產(chǎn)品電路中有兩條類似功能(源、負(fù)載、邏輯都一樣,并且兩信號線串聯(lián)著具有同樣大小的電阻)的信號線,L22NF10信號線在PCB中的布置情況如圖6.90所示。從圖中可以清楚地看出,其中一根信號線有較長的一段布置在PCB(該P(yáng)CB為L型)的邊緣。根據(jù)案例”的分析,這是=個比較嚴(yán)重的設(shè)計(jì)缺陷,因?yàn)?/span>布置在PCB邊緣的信號線與參考接地板或金屬外殼之間存在較大的寄生電容。按照共模干擾影響產(chǎn)品電路的原理,這種與參考接地板或金屬外殼之間存在較大的寄生電容的信號線會受到較大的干擾。原理已在案例”中詳細(xì)說明了。

   看來那根信號線受到干擾的原因已經(jīng)很明確了。那么為什么降低串聯(lián)在信號線上的電阻值可以使這根信號線及其所互連的芯片再恢復(fù)正常工作呢?畫出電路原理圖就可以分析其奧秘。圖6.81是受干擾信號線的工作原理圖。圖6.81中,Rb表示該信號輸出驅(qū)動器的內(nèi)阻(較小的一個值,如Ω級);Ra表示該信號輸人端口(ASIC)的輸人阻抗(較大的一個值,如kΩ級);R為串聯(lián)再該信號線上的電阻(原來為1kΩ)。

   圖681 受千擾信號線的工作原理圖

   由于該信號線有較長的一段線布置在PCB邊緣,因此這段布置在PCB邊緣的信號線會“拾取”外部注人到產(chǎn)品中的共模十?dāng)_,并轉(zhuǎn)化為差模干擾(ASIC信號輸入端口與AS℃工作地之間的干擾,干擾原理見案例79分析)。根據(jù)案例”中的干擾原理分析,這個差模干擾電壓(圖6.81中A點(diǎn)的電壓)不但與印制線和參考接地板之間的寄生電容大小有關(guān),還與ASIC信號端口和其I作地之間的阻抗有關(guān),而ASIC信號端口與其工作地之間的阻抗和圖6.81中的Rd,R,Rh都有關(guān)系,是R,Rh串聯(lián)再與Rd并聯(lián)的結(jié)果,Ra的值較大,如kΩ級,而R|)的值很小,這樣R值的大小直接決定了A點(diǎn)的電壓。當(dāng)R從1kΩ變?yōu)?00Ω時,A點(diǎn)的干擾電壓也大大降低了(比原來降低約9O%),所以測試通過。