高性能多核系統、復雜總線互連、大容量存儲接口、高速外設接口、數模混合設計的片上系統級芯片成為主流，芯片設計復雜度和規模日益增加。

相較于設計，芯片驗證面臨的瓶頸問題更為嚴重，驗證花費的時間往往占據了芯片整體研發周期的70%以上。

在芯片設計復雜性指數級增長的大趨勢下，既不犧牲功能驗證的完備性，同時又縮短驗證周期、降低驗證成本成為當下芯片驗證方法學探索的重要課題。

對于ADC采樣率的研究最高可達20GS/s，對于獲取10GHz以上高頻信號，只能依賴于國外高速采集模塊，且高速ADC一般僅有6~8bit，轉換位數變低，采樣精細度也隨之降低，而等效采樣作為前沿技術，可以在信號的不同周期進行順序采樣，極大地降低了對采樣率的要求，且可以實現14 bit及以上垂直分辨率，提高了采樣精細度。

對信號進行等效采樣，關鍵在于被測高頻信號周期極短，需要一種極窄脈沖信號作為本振信號在ps級時間內觸發信號。

故產生一種延時步進可調,邊沿極窄的脈沖信號是進行等效采樣、重構波形的關鍵技術。

通過以嵌入式計算機為核心的數據采集系統來實現；由于外部電路的增加，不便于外場攜帶和測試，不可避免地增加了測試系統的開發難度和信號傳輸處理的損失，可能還會導致數據同步解調異常和信噪比的惡化等，給被測試通路的測試帶來一些不確定性。

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