在同步設計中，通常采用時間延時平衡的方法來保證復位信號到達各個觸發(fā)器的時間相同。這樣需要加很多的延時緩沖器，對芯片的面積、功耗和成本等關鍵指標帶來嚴重的影響，同時增加了大規(guī)模集成電路設計的復雜性。本文提出了一種適用于大規(guī)模集成電路設計的復位方法，該方法采用簡單電路設計，可以不用加入延時平衡緩沖器，大大降低了芯片設計的復雜度，同時降低芯片的面積、功耗和成本等。隨著集成電路設計技術的發(fā)展，單芯片電路的設計規(guī)模越來越大，設計復雜度也相應地越來越高。目前，在集成電路設計中，特別是以soc(片上系統)芯片為代表的大規(guī)模集成電路設計中，通常都采用同步時序設計方法，即芯片內部的所有觸發(fā)器都工作于相同的時鐘信號，而且觸發(fā)器狀態(tài)的翻轉也都發(fā)生在同一時刻。

     圖2：延時的復位信號時序圖。

     同步時序設計方法要求芯片內部時鐘信號到達芯片內部各個觸發(fā)器的時間一致。實際上，由于時鐘信號到達各個觸發(fā)器所經歷路徑的不同，將會導致各個觸發(fā)器上時鐘信號的延時都不太一致。為了保證時鐘沿到達各個觸發(fā)器的時間相同，設計人員通常需要對時鐘經歷的各個路徑時進行補償，即進行時鐘樹的平衡。 同樣的，在芯片復位電路的設計中，復位信號的延時也將會對電路的數字邏輯產生影響。如圖1所示的電路，由于三個不同的電路模塊的復位信號輸入端(rst)與整個芯片的復位信號源(reset)的電路連接路徑不同，就有可能造成如圖2所示的復位信號延時。當復位信號不同步時，由于各模塊的輸出還有后續(xù)的邏輯運算有可能造成在模塊1的復位信號消失并開始運轉的時刻，模塊2和模塊3的復位操作仍然沒有完成，其輸出還處于不確定狀態(tài)，從而導致系統邏輯狀態(tài)混亂的不良結果。 為妥善解決復位信號的不同步問題，人們在芯片復位電路的設計中通常采用類似于時鐘樹平衡的方法，即根據各個復位信號經歷的不同路徑所產生的不同延時效果，來做出相應的延時補償。如圖3所示，通過在rst1和rst2經過的路徑上增加延時緩沖器，就可以實現如圖4所示的三個復位信號同步到達的效果。

     圖3：延時補償后的復位電路。

     復位樹的設計方法雖然能夠較好的解決復位信號同步的問題，但同時也會因為增加較多的延時緩沖器而增加電路的設計復雜度、功耗及芯片面積等問題，尤其是在soc這樣的超大規(guī)模集成電路芯片的設計中，這些問題就會顯得更加突出。時鐘延時復位設計思想 在現在芯片設計中，異步復位觸發(fā)器已經得到了極為廣泛的應用。這類觸發(fā)器的特點是當復位信號發(fā)送到觸發(fā)器時，觸發(fā)器的0、1狀態(tài)馬上就會確定，而與時鐘信號的跳變沒有關系。 根據異步復位觸發(fā)器的這一特點，我們就可以通過控制時鐘信號的產生時間來實現等效的同步復位操作效果，而不必再進行復雜的復位樹設計。

     圖4：延時后的復位信號時序圖。

     從上面可以看出，一般集成電路的復位過程是一個暫態(tài)過程，其實電路中的觸發(fā)器是否同時復位并不重要，重要的是當各個觸發(fā)器離開復位狀態(tài)時需要同步。這是因為當觸發(fā)器的復位信號一旦撤消，觸發(fā)器的狀態(tài)就會在時鐘的作用下發(fā)生變化。由于時鐘到達各個觸發(fā)器的時間是同時的(在設計時鐘樹時保證)，這就要求各個觸發(fā)器也同時離開復位狀態(tài)。否則會出現有些觸發(fā)器離開復位狀態(tài)開始工作，而另外一些觸發(fā)器仍然處于復位狀態(tài)，從而導致系統狀態(tài)紊亂。換言之，即使觸發(fā)器的時鐘已經撤消了，只要不給觸發(fā)器輸入時鐘，它就會一直保持復位的狀態(tài)，直到有時鐘才開始工作。利用這個特點，我們可以讓早撤消復位信號的觸發(fā)器不工作，一直等到最晚的一個觸發(fā)器撤消復位信號。這樣所有的觸發(fā)器都已經完成復位，處于一個穩(wěn)定的可工作狀態(tài)。這時再送時鐘信號給觸發(fā)器，就能保證所有的觸發(fā)器都能同步工作，這就是時鐘延時的基本設計思想。 如圖1所示的電路，如果通過對三個復位信號的延時進行計算，得到所有復位信號彼此之間的最大延時時間(td)，我們就可以通過控制時鐘信號在最快的復位信號消失不小于td的時間tc后再產生。具體信號時序如圖5所示。 通過這樣的信號時序控制，就可以保證芯片的各個電路模塊在時鐘信號出現之前已經處在確定的初始狀態(tài)。當同步的時鐘信號出現時，各個模塊之間就可以開始正常的邏輯運算。

     圖5：異步復位信號時序圖。

     安全的復位方法 采用上面時鐘延時的設計方法能夠解決復位信號不同時到達各個觸發(fā)器的問題，即解決了