實(shí)驗(yàn)步驟
發(fā)布時間:2012/2/6 19:54:21 訪問次數(shù):2213
1.實(shí)驗(yàn)內(nèi)容AT51-32.000MHZ
(1)熟悉學(xué)習(xí)機(jī)面板和元件。
(2)根據(jù)預(yù)習(xí)時所畫出的邏輯連線圖,測試74LSOO中與非門的邏輯功能。(測試74LSOO集成塊中與非門的邏輯功能是后續(xù)實(shí)驗(yàn)順利進(jìn)行的保證。)
2.實(shí)驗(yàn)步驟
(1)首先將74LSOO集成塊的7腳接“地”,14腳接學(xué)習(xí)機(jī)的“5V”電源。并按圖2.5.5連接測試電路。再根據(jù)自擬的與非門邏輯功能測試表格測試其功能,用以判別器件的好壞。
(2)根據(jù)預(yù)習(xí)時所畫的用74LSOO與非門組成與門、或門、非門和或非門的邏輯連線圖連接電路,并測試。
(3)根據(jù)預(yù)習(xí)時所畫的用74LSOO與非門組成半加器的邏輯連線圖連接電路,并測試驗(yàn)證其邏輯關(guān)系。
注意事項
(1) TTL集成塊的電源電壓不得超過5.5 V或接反。
(2)與非門的輸出端禁止接5V電源或“地”。
(3)接拆線時,要關(guān)掉學(xué)習(xí)機(jī)的電源,以防損壞器件和學(xué)習(xí)機(jī)。
思考題
(1)怎么判斷門電路邏輯功能是否正常?
(2)門電路輸入端懸空相當(dāng)于高電平即狀態(tài)為1。在實(shí)驗(yàn)中允許懸空處理嗎?
(3)用門電路組成組合電路和應(yīng)用專用集成電路各有什么優(yōu)缺點(diǎn)?
(4)試用半加器組成全加器。
實(shí)驗(yàn)報告要求
本次實(shí)驗(yàn)的實(shí)驗(yàn)報告應(yīng)包括以下內(nèi)容:
(1)整理實(shí)驗(yàn)數(shù)據(jù),驗(yàn)證其邏輯功能。
(2)總結(jié)數(shù)字邏輯電路的設(shè)計、實(shí)驗(yàn)方法與步驟。
(3)簡述在實(shí)驗(yàn)中出現(xiàn)的異,F(xiàn)象及分析、解決的辦法。
(4)回答預(yù)習(xí)問題。
(5)回答以上思考題。
1.實(shí)驗(yàn)內(nèi)容AT51-32.000MHZ
(1)熟悉學(xué)習(xí)機(jī)面板和元件。
(2)根據(jù)預(yù)習(xí)時所畫出的邏輯連線圖,測試74LSOO中與非門的邏輯功能。(測試74LSOO集成塊中與非門的邏輯功能是后續(xù)實(shí)驗(yàn)順利進(jìn)行的保證。)
2.實(shí)驗(yàn)步驟
(1)首先將74LSOO集成塊的7腳接“地”,14腳接學(xué)習(xí)機(jī)的“5V”電源。并按圖2.5.5連接測試電路。再根據(jù)自擬的與非門邏輯功能測試表格測試其功能,用以判別器件的好壞。
(2)根據(jù)預(yù)習(xí)時所畫的用74LSOO與非門組成與門、或門、非門和或非門的邏輯連線圖連接電路,并測試。
(3)根據(jù)預(yù)習(xí)時所畫的用74LSOO與非門組成半加器的邏輯連線圖連接電路,并測試驗(yàn)證其邏輯關(guān)系。
注意事項
(1) TTL集成塊的電源電壓不得超過5.5 V或接反。
(2)與非門的輸出端禁止接5V電源或“地”。
(3)接拆線時,要關(guān)掉學(xué)習(xí)機(jī)的電源,以防損壞器件和學(xué)習(xí)機(jī)。
思考題
(1)怎么判斷門電路邏輯功能是否正常?
(2)門電路輸入端懸空相當(dāng)于高電平即狀態(tài)為1。在實(shí)驗(yàn)中允許懸空處理嗎?
(3)用門電路組成組合電路和應(yīng)用專用集成電路各有什么優(yōu)缺點(diǎn)?
(4)試用半加器組成全加器。
實(shí)驗(yàn)報告要求
本次實(shí)驗(yàn)的實(shí)驗(yàn)報告應(yīng)包括以下內(nèi)容:
(1)整理實(shí)驗(yàn)數(shù)據(jù),驗(yàn)證其邏輯功能。
(2)總結(jié)數(shù)字邏輯電路的設(shè)計、實(shí)驗(yàn)方法與步驟。
(3)簡述在實(shí)驗(yàn)中出現(xiàn)的異,F(xiàn)象及分析、解決的辦法。
(4)回答預(yù)習(xí)問題。
(5)回答以上思考題。
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