數(shù)字頻率計
發(fā)布時間:2014/7/22 20:34:29 訪問次數(shù):714
一、設(shè)計要求
①設(shè)計1個6位數(shù)字頻率計系統(tǒng),頻率范HDSP-4836圍為1~999 999 Hz,分辨率為1 Hz。
②輸入測試信號為正負對稱的幅度為1~5 V之間可調(diào)的正弦波、脈沖波、三角波。
③用動態(tài)掃描技術(shù)實現(xiàn)6位數(shù)字顯示。
二、設(shè)計思路
1.總體方寨設(shè)計
根據(jù)要求,設(shè)計出總體方案,畫出系統(tǒng)總體框圖,如圖7. 45所示。
各部分的組成及作用如下。
圖7. 45頻率計系統(tǒng)總體框圖
①CPLD器件:接收被測頻率信號、1 Hz標準信號和動態(tài)掃描信號,發(fā)出頻率數(shù)字信號。
②轉(zhuǎn)換電路:將正負對稱的幅度為1~5 V之間可調(diào)的正弦波、脈沖波、三角波轉(zhuǎn)換為同頻率的TTL脈沖波形。
③反相驅(qū)動電路:加大由轉(zhuǎn)換電路輸出的TTL脈沖波形的驅(qū)動能力。
④動態(tài)掃描顯示電路:用數(shù)碼管顯示輸出的頻率值。
⑤標準脈沖電路:產(chǎn)生1 Hz的標準脈沖信號和2 048 Hz的動態(tài)掃描信號。
⑥NE555Hz電路和單位顯示亮熄電路:使“Hz”單位一亮一熄。
⑦直流穩(wěn)壓電源:給各部分電路提供電源。
頻率計CPLD頂層電路原理圖如圖7.46所示。
圖7. 46中:TESTCTL模塊為測頻控制器、CNT10模塊為十進制加法計數(shù)器、REG4B為鎖存器;動態(tài)掃描軟件模塊包括BCD6模塊(六進制加法計數(shù)器)、MUX461模塊(數(shù)據(jù)選擇器)、74LS138模塊(3-8譯碼)和DECL7S模塊(七段譯碼)。
其中測頻控制器模塊( TESTCTL) VHDL語言程序如下。
LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164. ALL;
USE IEEE. STD_LOGIC_UNSIGNED. ALL;
ENTITY TESTCTL IS
PORT( CLKK: IN STD_LOGIC;
CNT,RST,LOAD:OUT STD_LOGIC);
END TESTCTL;
ARCHITECTURE ONE OF TESTCTL IS
SIGNAL DIV2CLK: STD_LOGIC;
BEGIN
PROCESS(CLKK)
BEGIN
IF CLKK'EVENT AND CLKK= '1'THEN
DIV2CLK<= NOT DIV2CLK;END IF;END PROCESS;
PROCESS(CLKK,DIV2CLK)
BEGIN
IF CLKK= '0' AND DIV2CLK= '0' THEN
RST<='1';ELSE RST<='0'; END IF; END PROCESS;
LOAD<= NOT DIV2CLK; CNT<=DIV2CLK; END ONE;
一、設(shè)計要求
①設(shè)計1個6位數(shù)字頻率計系統(tǒng),頻率范HDSP-4836圍為1~999 999 Hz,分辨率為1 Hz。
②輸入測試信號為正負對稱的幅度為1~5 V之間可調(diào)的正弦波、脈沖波、三角波。
③用動態(tài)掃描技術(shù)實現(xiàn)6位數(shù)字顯示。
二、設(shè)計思路
1.總體方寨設(shè)計
根據(jù)要求,設(shè)計出總體方案,畫出系統(tǒng)總體框圖,如圖7. 45所示。
各部分的組成及作用如下。
圖7. 45頻率計系統(tǒng)總體框圖
①CPLD器件:接收被測頻率信號、1 Hz標準信號和動態(tài)掃描信號,發(fā)出頻率數(shù)字信號。
②轉(zhuǎn)換電路:將正負對稱的幅度為1~5 V之間可調(diào)的正弦波、脈沖波、三角波轉(zhuǎn)換為同頻率的TTL脈沖波形。
③反相驅(qū)動電路:加大由轉(zhuǎn)換電路輸出的TTL脈沖波形的驅(qū)動能力。
④動態(tài)掃描顯示電路:用數(shù)碼管顯示輸出的頻率值。
⑤標準脈沖電路:產(chǎn)生1 Hz的標準脈沖信號和2 048 Hz的動態(tài)掃描信號。
⑥NE555Hz電路和單位顯示亮熄電路:使“Hz”單位一亮一熄。
⑦直流穩(wěn)壓電源:給各部分電路提供電源。
頻率計CPLD頂層電路原理圖如圖7.46所示。
圖7. 46中:TESTCTL模塊為測頻控制器、CNT10模塊為十進制加法計數(shù)器、REG4B為鎖存器;動態(tài)掃描軟件模塊包括BCD6模塊(六進制加法計數(shù)器)、MUX461模塊(數(shù)據(jù)選擇器)、74LS138模塊(3-8譯碼)和DECL7S模塊(七段譯碼)。
其中測頻控制器模塊( TESTCTL) VHDL語言程序如下。
LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164. ALL;
USE IEEE. STD_LOGIC_UNSIGNED. ALL;
ENTITY TESTCTL IS
PORT( CLKK: IN STD_LOGIC;
CNT,RST,LOAD:OUT STD_LOGIC);
END TESTCTL;
ARCHITECTURE ONE OF TESTCTL IS
SIGNAL DIV2CLK: STD_LOGIC;
BEGIN
PROCESS(CLKK)
BEGIN
IF CLKK'EVENT AND CLKK= '1'THEN
DIV2CLK<= NOT DIV2CLK;END IF;END PROCESS;
PROCESS(CLKK,DIV2CLK)
BEGIN
IF CLKK= '0' AND DIV2CLK= '0' THEN
RST<='1';ELSE RST<='0'; END IF; END PROCESS;
LOAD<= NOT DIV2CLK; CNT<=DIV2CLK; END ONE;
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