module模塊名(端口名1,端口名2,端口名3,…);

端口類型說明(input,outouⅢnout);

參數(shù)定義(可選);

數(shù)據(jù)類型定義(wire,reg等);

說明部分其中,“模塊名”是模塊唯一的標識符,圓括號中以逗號分隔列出的端口名是該模塊的輸人端口、輸出端口;在Ⅴerilog中, “端口類型說明”為input(輸入端口)、output(輸出端口)、inout(雙向端口)三者之一,凡是在模塊名后面圓括號中出現(xiàn)的端口名,都必須明確地說明其端口類型�！皡�(shù)定義”是將常量用符號常量代替,以增加程序的可讀性和可修改性,它是一個可選擇的語邏輯功能描述部分,其順序是任意的.

delta=4e10;//給delta賦值

delta=2.13;

integer i;//定義一個整型變量,i=delta;//i得到的值是2(只將實數(shù)2.13的整數(shù)部分賦給i)

tme型變量主要用于存儲仿真的時間,它只存儲無符號數(shù)。每個time型變量存儲一個至少64位的時間值。為了得到當前的仿真時間,常調用系統(tǒng)函數(shù)$ume。time型變量的應用舉例如下:

time current time;//定義一個時間類型的變量current~time

current_time=$dme;//保存當前的仿真時間到變量current~time中實例化低層模塊和基本門級元件;

連續(xù)賦值語句(assign);

過程塊結構(inidal和always),行為描述語句;

endmoduie定義輸人信號

output out;//定義輸出信號

wire sclnot,a1,b1;//定義內部結點信號數(shù)據(jù)類型

下面對電路的邏輯功能進行描述,對一個實際的門電路來說,信號從輸入端口傳到輸出端口存在著延時,在使用hdl進行邏輯功能仿真時,說明門電路的延時有時是必要的。有關這方面的內容可參考文獻[11],本書作為verilog方面的人門書籍,沒有介紹這方面的內容。

邏輯功能的仿真與測試,一旦邏輯電路的設計塊完成后,接下來就要測試這個設計塊描述的邏輯功能是否正確。為此必須在輸人端口加入測試信號,以便從輸出端口檢測其結果是否正確,這一過程常稱為搭建測試平臺①。根據(jù)仿真軟件的不同,搭建測試平臺的方法也不同,本書使用quartus Ⅱ軟件(該軟件使用方法見附錄b)②進行仿真,用該軟件以波形圖的方式建立一個矢量波形文件(擴展名為.vwf)作為激勵信號。

對例2.3.1進行仿真時,首先進人quartus Ⅱ軟件,創(chuàng)建一個新的工程設計項目,并使用文本編輯器輸入源程序,再對該設計項目進行編譯,然后使用波形編輯器創(chuàng)建一個新的矢量波形文件,最后進行邏輯功能仿真,得到圖2.3.3所示的波形。由圖可知,在0~50ns期間,由于se1=o,所以輸出out與輸人a相同;在50~100 ns期間,由于se1=1,故輸出out與輸人b相同。分析表明該設計塊描述的邏輯功能是正確的。

系英文test bench的譯稱。

altera公司自行研制的軟件.為該公司生產的可編程邏輯器件提供了一個綜合開發(fā)環(huán)境。

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