從表10,1我們看到,當(dāng)CMOS的溝道長(zhǎng)度降到22nm以下時(shí),相應(yīng)的PN超淺結(jié)的深度也降到F10nm以下。OP200GP雖然搭配先進(jìn)的摻雜技術(shù),如低能董高束流的大分子或原子團(tuán)離子注人,以抑制主摻雜元素?cái)U(kuò)散而額外增加的非活性摻雜元素的離子注入,等離子體摻雜等,單一的毫秒級(jí)退火能形成超淺的PN結(jié),但由于受固溶度的限制,相對(duì)應(yīng)的PN結(jié)薄層電阻也會(huì)相應(yīng)增加。一個(gè)可能的解決辦法是用納秒級(jí)的鐳射熱處理技術(shù)(LTP),它可以將晶片上局部溶化成液態(tài),從而大大提高摻雜元素在晶格中的濃度,如圖10,18所示。但這一技術(shù)還不夠成熟,因?yàn)閱尉Ч枞芑�后再結(jié)晶會(huì)產(chǎn)生很多缺陷。另外,隨著半導(dǎo)體器件尺寸的縮小和晶圓尺寸的增大,器件性能對(duì)熱預(yù)算、對(duì)溫度的敏感度越來越高。一個(gè)可以預(yù)見的挑戰(zhàn)是,晶片及芯片層次的熱均勻性、不同設(shè)計(jì)的芯片性能差別最小化越來越重要,也越來越難控制。解決這些難題,半導(dǎo)體設(shè)備制造廠商要想辦法提高設(shè)備的性能,包括對(duì)溫度偵測(cè)、溫度控制的精確性、實(shí)時(shí)性,盡量消除對(duì)圖形的依賴性。而芯片設(shè)計(jì)商、制造商、芯片代I廠在設(shè)計(jì)制造過程中,也可以有目的地加入一些虛擬圖形以提高晶圓層面、芯片層面甚至是晶體管之間的均勻性。除此之外,在45nm以下,新的材料如源漏極外延生長(zhǎng)的嵌人式鍺硅、高介電的柵極氧化層、金屬電極、Ⅲ族Ⅴ族半導(dǎo)體材質(zhì)等,新的器件結(jié)構(gòu)如FinFET、納米管等,都會(huì)不斷涌現(xiàn),這就要求現(xiàn)有的這些熱處理技術(shù)跟這些新材料之間要有好的兼容性。