數字輸入。AD97“的數字輸入包括14個數據輸入引腳和一個時鐘輸入引腳。14位并行數據輸入遵循標準正二進制編碼,其中D13是最高有效位(MsB),而D0是最低有效位lLsB)。 HZIC620418723X0G當所有數據位都是邏輯1時,r。uTA產生了一個滿量程輸出電流。r。uT:產生一個滿量程電流的互補輸出,而這兩個輸出成為輸入碼的一個函數。

   數字輸入與邏輯門限為/THREsH。LD的CMOS兼容,該門限大約置為字正電源(DUDD)的一半或者用下式進行計算AD9%4的內部數字電路能夠工作在2.7~5,5V的數字電源范圍內。因此,當DUDD成為調節(jié)TTL驅動器的最高電平電壓V。H⒁喲因素時,數字輸入同樣能夠調節(jié)TTL電平。一般一個3~3.3V的DUDEl能夠保證正確的與大多數TTL邏輯系列兼容。除了休眠模式輸入端有一個激活下拉電路以外,數字輸

入是相似的。這樣即使沒連上輸入,也能確保AD9%4正常工作。

   因為AD97“具有125MHz的更新能力,在實現最優(yōu)性能時,時鐘和數據輸入信號的質量就顯得非常重要。AD97“工作在較低的邏輯幅度和相應的數字電源OUDD)時,將有較低的數據饋通干擾和片內數字噪聲。數據接口電路的驅動器應滿足AD97“的最小建立和保持時間,同樣要求它的最小/最大輸入邏輯電平門限。

   數字信號路徑應盡可能短,以避免傳播延時失配。在AD97gZ+數字輸入和驅動輸出之間插入一個低值電阻網絡⑿0~100Ω),有助于減少在數字輸入上的任何超調和瞬變,這些超調和瞬變是數據饋通所引起的。對長線傳輸和高數據率,應該考慮傳送帶技術加上適當的端電來保持“干凈”的數字輸入。

   外部時鐘驅動電路應給AD97“提供一個滿足最小/最大邏輯電平的低起伏時鐘輸入,同時提供快速邊沿�？焖贂r鐘邊沿將有助于減小任何起伏,這些起伏在重構波形上體現為相位噪聲。這樣,時鐘輸入應由適于該應用的最快速邏輯系列來驅動。

   注意:時鐘輸入可以通過一個正弦波來驅動。但該正弦波應以數字門限(DUDD/?)為中心,并滿足最小/最大邏輯門限。通常,這將會使相位噪聲性能稍有下降,在更高采樣速率和輸出頻率上這種情況值得重視。同樣,在高采樣率上,應考慮數字邏輯門限的⒛%的容差,因為這將影響有效時鐘占空比,從而減少所需的數據建立和保持時間。