來源：電子技術(shù)應(yīng)用 作者：鐘信潮 薛小剛 王 誠

摘要：與傳統(tǒng)加法器相比，數(shù)字串行加法器具有工作頻率高、占用資源少、設(shè)計靈活等優(yōu)點(diǎn)。介紹了數(shù)字串行加法器的原理，說明了該加法器在fpga上的實現(xiàn)要點(diǎn)及其在匹配濾波器設(shè)計中的應(yīng)用。

關(guān)鍵詞：加法器 位并行 數(shù)字串行 fpga 匹配濾波器與傳統(tǒng)ｄｓｐ相比，定制ｄｓｐ具有速度更高、設(shè)計靈活、易于更改等優(yōu)點(diǎn)，常常應(yīng)用于設(shè)計方案和關(guān)鍵算法的驗證。

在ｄｓｐ運(yùn)算中，加法是最常用的。常見的加法器是位并行的（ｂｉｔ－ｐａｒａｌｌｅｌ），在一個時鐘周期內(nèi)完成加法運(yùn)算。其速度較高，占用的資源較多。但是，在很多應(yīng)用中，并不需要這么高的速度，而且希望減小資源消耗。這時可以采用數(shù)字串行（ｄｉｇｉｔ－ｓｅｒｉａｌ）加法器，利用多個時鐘周期完成一個完整的加法運(yùn)算，從而使占用的資源大幅度減少。為了使數(shù)字串行加法器具有更廣泛的應(yīng)用范圍，設(shè)計的關(guān)鍵是要使電路達(dá)到盡可能高的工作頻率，以取得高的數(shù)據(jù)吞吐量（ｔｈｒｏｕｇｈｐｕｔ），從而滿足系統(tǒng)其它部分的速度要求。

１ 數(shù)字串行加法器在數(shù)字串行加法器中，字長為ｗ的操作數(shù)被分為ｐ個位寬為ｎ（ｎ能被ｗ整除，ｐ＝ｗ／ｎ）的數(shù)字，然后從低位開始相加，在ｐ個時鐘內(nèi)完成加法操作。ｐ個時鐘周期稱為一個采樣周期（ｓａｍｐｌｅ ｐｅｒｉｏｄ）。

ｎ＝２的數(shù)字串行加法器結(jié)構(gòu)如圖１所示。如果輸入操作數(shù)的字長為８，那么串行加法器可以在４個時鐘周期內(nèi)完成加法運(yùn)算。這個加法器只用了兩個全加器的資源，比一般的８ｂｉｔ行波進(jìn)位加法器小。

數(shù)字串行加法器的控制也比較簡單，輸入移位寄存器完成并行－串行轉(zhuǎn)換功能，通過移位操作不斷為加法器提供位寬為ｎ的操作數(shù)；ｃｏｎｔｒｏｌ信號指示了新采樣周期的開始，此時ｃａｒｒｙ清零；輸出移位寄存器完成串行－并行轉(zhuǎn)換，輸出計算結(jié)果。

對于特定的輸入字長，通過選擇不同的ｎ，可以實現(xiàn)速度、面積不同的數(shù)字串行加法器。這樣，設(shè)計者可以根據(jù)實際情況加以選擇，提高了設(shè)計的靈活性。

２ 高速數(shù)字串行加法器在ｆｐｇａ上的實現(xiàn)

由于數(shù)字串行加法器要用ｐ個時鐘周期才能完成整個加法操作，因此其工作頻率必須足夠高。這樣，在ｆｐｇａ上實現(xiàn)時，如何使串行加法器具有盡量高的工作頻率就將成為關(guān)鍵問題。下面以ｘｉｌｉｎｘ公司的ｖｉｒｔｅｘｅ系列ｆｐｇａ為例，說明如何設(shè)計高速數(shù)字串行加法器。

ｖｉｒｔｅｘｅ的一個ｃｌｂ（ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）包含兩個ｓｌｉｃｅ，圖２為在一個ｓｌｉｃｅ上實現(xiàn)２ｂｉｔ全加器的連接示意圖（不相關(guān)的邏輯已略去）。

數(shù)字串行加法器的結(jié)構(gòu)是行波進(jìn)位加法器，因此必須盡量減小進(jìn)位邏輯上的延遲。ｖｉｒｔｅｘｅ的ｓｌｉｃｅ中提供了專用的進(jìn)位邏輯和布線，充分利用這些資源可以提高加法器的性能。

對ｖｉｒｔｅｘｅ系列，數(shù)字串行加法器應(yīng)選用奇數(shù)位寬，這是因為在ｖｉｒｔｅｘｅ中一個ｓｌｉｃｅ包括兩個ｌｕｔ(查找表)、兩個觸發(fā)器和一些其它的組合邏輯，因此使用一個ｓｌｉｃｅ剛好可以實現(xiàn)一個１ｂｉｔ的全加器，使用兩個ｓｌｉｃｅ可以實現(xiàn)一個３ｂｉｔ的全加器。如果要實現(xiàn)２ｂｉｔ的全加，則需要一個ｓｌｉｃｅ完成２ｂｉｔ的相加和保存，另外還需要一個ｓｌｉｃｅ中的一個寄存器用來存儲進(jìn)位，這樣兩個ｓｌｉｃｅ整體的利用率就降低很多。數(shù)據(jù)位寬為２、４、６、８等偶數(shù)時都存在這樣的問題。圖３為ｎ＝３時加法器的布局布線示意圖。由于專用的進(jìn)位鏈布線資源僅存在于縱向的兩個ｓｌｉｃｅ之間，所以在實現(xiàn)３ｂｉｔ加法器時，使用縱向相鄰的兩個ｓｌｉｃｅ。

加法器的關(guān)鍵路徑在進(jìn)位鏈上，其延時為：

ｔｃｋｏ＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ＋ｔｂｘｃｙ＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ＋ｔｃｋｃｙ

＝１．０＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ＋０．５４＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ＋１．３

＝２．８４＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ

式中，ｔｃｋｏ為ｄｆｆ的ｃｌｋ到ｘｑ／ｙｑ的延時，ｔｂｘｃｙ為ｂｘ到ｃｏｕｔ的延時，ｔｃｋｃｙ為ｃｉｎ到ｄｆｆ的建立時間。這些延時的數(shù)值可以從手冊獲得。連線延時包括＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ和＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ的延時。前者是進(jìn)位鏈，延時為０;后者為普通連線，延時約為０．４７ｎｓ。因此，總延時約為３．３１ｎｓ，即工作頻率約為 ３００ｍｈｚ。

為了減小延時、提高工