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RS編譯碼的一種硬件解決方案

摘要：提出了基于歐氏算法和頻譜分析相結(jié)合的RS碼硬件編譯碼方法；利用FPGA芯片實(shí)現(xiàn)了GF（2 8）上最高速率為50Mbps、最大延時(shí)為640ns的流式譯碼方案，滿足了高速率的RS編譯碼需求。

關(guān)鍵詞：RS碼 FPGA 伴隨式 關(guān)鍵方程 IDFT

差錯(cuò)控制編碼技術(shù)對(duì)改善誤碼率、提高通信的可靠性具重要作用。RS碼既可以糾正隨機(jī)錯(cuò)誤，又可以糾正突發(fā)錯(cuò)誤，具有很強(qiáng)的糾錯(cuò)能力，在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運(yùn)算量大，常見(jiàn)的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實(shí)現(xiàn)，速率高、延遲小、通用性強(qiáng)、使用靈活。筆者在FPGA芯片上實(shí)現(xiàn)了GF（2 8）上符號(hào)速率為50Mbps的流式解碼方案，最大延時(shí)為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。

1 RS碼的結(jié)構(gòu)

碼字長(zhǎng)度為N=q-1(q=2i)，生成多項(xiàng)式為，αi∈GF(q)的RS碼有最小碼距δ=2t+1，能夠糾正t個(gè)隨機(jī)或突發(fā)錯(cuò)誤[1]。本文列舉的方案測(cè)試中采用的RS碼主要參數(shù)為N=255、m0=0、t=8，其中GF（2 8）的生成多項(xiàng)式為g（x）=x8+x4+x3+x2+1。由于RS碼的編碼邏輯結(jié)構(gòu)比較簡(jiǎn)單，文中僅給出仿真結(jié)果。

2 RS碼的譯碼算法

RS譯碼算法一般分為三步：伴隨式計(jì)算、關(guān)鍵方程獲得和錯(cuò)誤圖樣的求解。其中關(guān)鍵方程的獲得是RS譯碼中最困難、最為關(guān)鍵的一步。

在利用伴隨式求解關(guān)鍵方程時(shí)，BM算法和Euclidean（歐氏）算法是兩種較好的選擇。BM算法涉及大量的變量存儲(chǔ)和復(fù)雜的邏輯控制，適用于軟件編程而不適合硬件實(shí)現(xiàn)。歐氏算法數(shù)據(jù)存儲(chǔ)量少、控制便捷