當(dāng)安捷倫科技公司ASIC產(chǎn)品部第一次從130納米轉(zhuǎn)向90納米芯片設(shè)計時，他們對遭遇的困難大吃一驚�！靶盘柾暾詥栴}的糟糕程度的確又上了一個臺階�！痹摴疚⑻幚砥髟O(shè)計經(jīng)理Jay McDougal表示。

McDougal的經(jīng)歷是其他用戶的翻版，而且與EDA供應(yīng)商正在討論的情況一致。諸如串?dāng)_引發(fā)的延遲、串?dāng)_引發(fā)的毛刺和由電壓下降導(dǎo)致的電源噪聲等問題在90納米節(jié)點都加劇了，從而使設(shè)計收斂變得更困難。

一些觀察家表示，盡管針對這些問題的現(xiàn)有和新EDA工具很多，但真正的解決方案還在于方法學(xué)和教育。設(shè)計師需要為信號完整性收斂預(yù)留更多的時間，采用信號完整性避免技術(shù)，并深入到事實背后進(jìn)行分析，以更好地理解問題。

McDougal的90納米設(shè)計采用相當(dāng)傳統(tǒng)的流程：Synopsys的邏輯綜合與Cadence的物理設(shè)計；串?dāng)_分析則同時采用了Synopsys的PrimeTime-SI和Cadence的CeltIC。主要困難包括串?dāng)_引發(fā)的延遲和信號轉(zhuǎn)換問題，他說。

“我們從信號完整性方面觀察到10%、甚至20%的時序延遲，”他表示，“至于轉(zhuǎn)換時間，一些路徑的延遲達(dá)到100%。因此，我們必須根據(jù)信號完整性來布線�！�

東芝公司在90納米節(jié)點已經(jīng)有過10多次出帶經(jīng)驗�！拔覀冇龅降淖畲髥栴}是信號完整性導(dǎo)致的設(shè)計變化�！痹摴鞠到y(tǒng)級芯片(SoC)設(shè)計技術(shù)經(jīng)理Takashi Yoshimori表示，“我們需要更精確地分析信號完整性以及由它導(dǎo)致的延遲變化�！蹦壳�，東芝采用CeltIC進(jìn)行串?dāng)_分析，采用Cadence的 VoltageStorm SoC執(zhí)行IR壓降分析。

IBM公司高級工程經(jīng)理Raminderpal Singh表示贊同：“在90納米節(jié)點，信號完整性已經(jīng)變成一個意義重大且出人意料的問題�！彼牟糠止ぷ魇菐椭蛻粼贗BM代工廠實現(xiàn)他們的90納米設(shè)計。

“隨著芯片的密度、頻率不斷增加，電壓不斷下降，設(shè)計師將遭遇更多的麻煩�！彼f，“一系列整體效應(yīng)變得非常真實�！�

不過，Singh發(fā)現(xiàn)的首要問題不是串?dāng)_，而是電源分布噪音�！拔也皇钦f沒有串?dāng)_發(fā)生；我只是認(rèn)為它不像電源分布問題一樣占據(jù)主導(dǎo)性。”他說，“這可能是因為人們可以遠(yuǎn)離串?dāng)_進(jìn)行設(shè)計，而我聽到的是他們不能解決的問題�！�

電源反彈及壓降效應(yīng)是其中之一�！半娫捶磸検请娫捶植寂c噪音的函數(shù)，如果你對它置之不理，你將看到延遲和時序效應(yīng)�！彼f，“它很可能導(dǎo)致功能失敗或故障�！被ミB提取能發(fā)現(xiàn)問題，但在90納米節(jié)點很難執(zhí)行這種操作。

“對于電源分布和電源噪聲，市場可能需要更動態(tài)的分析，”Singh補(bǔ)充道，“當(dāng)時鐘開始產(chǎn)生噪聲時，它變得更動態(tài)，而不像以前那樣維持靜態(tài)�！�

納米級IC的信號完整性問題是2004年電子設(shè)計過程大會(EDP-2004)關(guān)注的焦點。IBM公司研究員兼大會主席Juan-Antonio Carballo表示：“焦點似乎已轉(zhuǎn)移到串?dāng)_，特別是Vdd/地問題上。而且，低電壓放大了這些效應(yīng)。”

EDA供應(yīng)商的與會代表已經(jīng)切實感受到客戶的痛苦。“一些與工藝有關(guān)的問題使信號完整性在90納米階段變得更糟，”Cadence公司時序與信號完整性部門的行銷總監(jiān)Jim McCanny表示。在130納米節(jié)點，75%的電容可能來自于相鄰走線，而非地。在90納米，這個數(shù)字上升到80%。這聽上去變化不大，但還有更多其它問題。

“當(dāng)從130納米轉(zhuǎn)向90納米設(shè)計時，阻抗將上升30%到40%�！盡cCanny表示，“總的噪聲問題確實與阻抗和容抗有關(guān)。隨著阻抗上升，驅(qū)動器有效驅(qū)動線路的能力將下降，因此RC會發(fā)生變化�！�

另一個問題是向低電壓轉(zhuǎn)移的趨勢導(dǎo)致了多電壓設(shè)計、動態(tài)電壓調(diào)整和不同的“電壓島”。“所有這些因素都將影響噪聲和延遲。例如，設(shè)計師正在采用低Vt和高Vt單元的組合來對抗漏電流：當(dāng)性能是優(yōu)先考慮因素時，切換到低Vt單元；而為了降低漏電流就切換到高Vt單元。”

“人們?yōu)榱丝刂坡╇娏鞫龀龅臎Q策使設(shè)計變得更容易受串?dāng)_和IR壓降的影響，”Cadence時序與信號完整性部門研發(fā)總監(jiān)Vinod Kariat表示，“如果一個高Vt單元正在驅(qū)動一個低Vt單元，那么高Vt單元將更難防范串?dāng)_，而低Vt單元更有可能傳播干擾�！�

與Singh不同，McCanny認(rèn)為在90納米階段串?dāng)_是頭號的信號完整性問題，緊隨其后是低電壓設(shè)計的復(fù)雜性。重要的是在布線期間如何避免串?dāng)_，而不僅是分析和修復(fù)，他說。

Synopsys的客戶遇到了串?dāng)_引發(fā)的延遲以及功能問題，如毛刺和壓降等，Synopsys公司實現(xiàn)部高級行銷總監(jiān)Rajiv Maheshwary表示�！澳銓⒂懈吆透〉淖呔�，而且它們靠得越來越近，因此耦合電容隨之增加。”他說。

此外，Maheshwary說，在90納米階段人們正在設(shè)計更高效的電源管理方案，而伴隨著電流密度的增加，這將導(dǎo)致片上和封裝電感急劇增大�！拔覀冃枰獎討B(tài)，而非靜態(tài)地審視壓降，”他強(qiáng)調(diào)。

Maheshwary指出，在90納米節(jié)點，重要的是在整個實現(xiàn)流程中避免串?dāng)_。設(shè)計師需要考慮布局期間的噪聲，并更關(guān)注布線期間的時鐘。 Cadence的CeltIC和Synopsys的PrimeTime-SI都是串?dāng)_分析工具。這兩種工具在