作為一個有效的去耦網(wǎng)絡(luò)，網(wǎng)絡(luò)的阻抗必須保持低于關(guān)注的頻率范圍內(nèi)的一些目標值。HD155154NPEB如果這點可以做到，則諧振頻率的位置就無所謂了。如果目標阻抗是200mfl,，則對于64個電容結(jié)構(gòu)的情況而言，如圖11-12所描述的，阻抗低于200mfl的范圍約是8MHz～130MHz。

   然而，跨頻率范圍用一個固定的目標阻抗是過于嚴格而沒必要的。從式（11-3）和圖11-4，我們知道當頻率高于l/7rt，時，一個三角波的諧波幅度以40dB/dec的速率下降。因此，當高于這個頻率時目標阻抗可能會增加，而不增加噪聲電壓。如果高于這個拐點頻率（如圖11-17竇線所示）時，目標阻抗允許以20dB/dec的比例增加，則超過這個頻率噪聲仍將以20dB/dec的速率減小。這個方法大大簡化了去耦網(wǎng)絡(luò)的設(shè)計，且使需要的電容器數(shù)量最小化。

   用這個方法，可以很容易地估計出提供有效高頻去耦所需的去耦電容的數(shù)，每個電容串聯(lián)的電感，Z是低頻目標阻抗，0是邏輯器件的開關(guān)（上升／下降）時間。用至少這么多電容將使去耦網(wǎng)絡(luò)的高頻阻抗保持在或低于目標阻抗。

   一個最佳去耦設(shè)計的關(guān)鍵是知道式(11-7)中所用電感是多少。就IC芯片自身電源對地噪聲而言，總電感（去耦電容，PCB跡線以及IC引線結(jié)構(gòu)）必須被考慮。然而，關(guān)于IC引線結(jié)構(gòu)的電感在PCB級沒什么可做。而且，當我們在一個IC上測量電源對地噪聲時，我們是在IC的插腳處而不是在芯片上進行測量。另外，就噪聲干擾PCB電源總線而言，是IC對PCB接（例如IC插腳）的電壓而不是芯片本身的噪聲電壓起作用。

   因此，去耦的目的應(yīng)是使IC插腳處VcC對地噪聲電壓最小化。為了達到這一目的，可以忽略IC的內(nèi)電感。因北，我們只需要考慮去耦電容的電感和PCB跡線（包括導(dǎo)通孔）的電感。一個好的SMT電容的內(nèi)電感將是1.5nH或更少。PCB跡線電感約是lOnH／in，在一個0. 062in厚的PCB上，一個導(dǎo)通孔的電感約為0.8nH。