微電子測試圖形在硅片上的配置方式可分為三類。

   (1)全片式

   全片即工藝陪片(PⅥV),這種類PACUSB-U3型是把測試圖形周期性地重復(fù)排列在圓片上,形成PⅥV(Proce“Vahdatlon Wafer)。所以Pl/W是僅有測試圖形的完整圓片。PlJ△l/可先于生產(chǎn)片或與生產(chǎn)片一起流水,通過測試圖形中的各種測試結(jié)構(gòu)可探明摻雜情況、掩膜套準(zhǔn)誤差、接觸電阻參數(shù)及隨機缺陷等。

   PⅥV上的測試圖形通常需要全部測量,并以作圖方式表明整個圓片上工藝參數(shù)或器件參數(shù)的分布情況。這種參數(shù)分布圖可用于評價某項工藝設(shè)備的性能、某條工藝線的均勻性與穩(wěn)定性、不同生產(chǎn)線或廠家之間I藝水平的比較、查找產(chǎn)品成品率下降的原因、預(yù)測器件或電路的可靠性等。參數(shù)分布圖也是進行工藝設(shè)計優(yōu)化的根據(jù)。

   這種測試圖形的配置方式可以解決各種問題,但是既費錢又花時間,所以當(dāng)工藝趨于成熟穩(wěn)定、成品率提高后,就應(yīng)改用其他的配置方法。

   (2)外圍式

   這是一種早期常用的方式。它由位于每個電路(芯片)周圍的測試結(jié)構(gòu)組成,用于工藝監(jiān)控和可靠性分析。

   由于這種方式配置的測試圖形是用與集成電路完全相同的工藝同時制成的,叉是在電路的周圍,由它測得的數(shù)據(jù)能反映電路參數(shù)的真實情況,因而經(jīng)常使用。這種測試結(jié)構(gòu)的一個限制是隨機缺陷的“俘獲截面”遠(yuǎn)小于大規(guī)模集成電路本身,同時因為面積有限,只能選擇幾個必要的結(jié)構(gòu)以控制主要的電路或I藝參數(shù)。所以外圍式一般只在成熟的工藝線上使用。