在編程下載前必須利用EDA工具對(duì)綜合生成的結(jié)果進(jìn)行模擬測試，即仿真。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對(duì)VHDLNerilog設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。
    (1)行為仿真
    行為仿真也叫預(yù)仿真或邏輯仿真，其目的是在用器件實(shí)現(xiàn)之前判斷邏輯是否正確，由于沒有用到實(shí)現(xiàn)設(shè)計(jì)的時(shí)序信息．所以此時(shí)的仿真延時(shí)基本上忽略不計(jì)，處于理想狀態(tài)。它可以在設(shè)計(jì)初期糾正設(shè)計(jì)中的錯(cuò)誤，這是十分重要的一步。一般來說，除了最頂層的原理圖要進(jìn)行行為仿真以外，每一層原理圖、每一個(gè)用戶自生成的模塊都要進(jìn)行行為仿真，及時(shí)發(fā)現(xiàn)錯(cuò)誤。
    (2)時(shí)序仿真
    時(shí)序仿真檢驗(yàn)裝載在指定器件的設(shè)計(jì)在最壞的條件下按所需速度工作的情況，它是在對(duì)設(shè)計(jì)進(jìn)行映射、布局、布線之后進(jìn)行的，這時(shí)所有設(shè)計(jì)中的延時(shí)都是已知的。如果仿真結(jié)果顯示由于延時(shí)影響而造成邏輯的錯(cuò)誤，就需要在設(shè)計(jì)輸入時(shí)對(duì)關(guān)鍵電路進(jìn)行設(shè)計(jì)約束。可直接在設(shè)計(jì)輸入中修改受影響的路徑或利用設(shè)計(jì)約束文件加以限制，最終消除延時(shí)對(duì)電路的影響。仿真文件中已包含了器件硬件特性參數(shù)，因而仿真精度高。 AT24C08AN

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