隨著FPGA設計復雜性不斷增加，并且先進的生產(chǎn)工藝不斷引入新的設計，今天的FPGA完全能夠支持高性能大批量產(chǎn)品的設計。同時，設計領域也在融合，許多設計團隊需要滿足所有設計實現(xiàn)選擇的綜合解決方案。通過一個集成環(huán)境完成邏輯、嵌入式和DSP應用設計可以提高生產(chǎn)力，并通過片上系統(tǒng)(SoC) FPGA促進真正的系統(tǒng)級設計。前不久，Xilinx
公司對750個客戶進行了訪問，從客戶反饋回來的意見，在原ISE版本的基礎上，在ISEDesign Suite 10.1版本中增加7如下新的功能。
    第一，為提高設計特性，增加了滿足時序預算功能，加快了設計周期的時間（每天可以反復多次“times-per-day”）。這是因為在ISE Design Suite 10.1新版本中采用了SmartXplorer技術，SmartXplorer技術支持在多臺Linux主機上進行分布式處理，可在一天時間里完成更多次實施過程，而目前的工具只能使用兩次。通過利用分布式處理和多種實施策略，性能可以提升多達38%。SmartXplorer技術同時還為用戶利用獨立的時序報告監(jiān)控每個運行實例提供相應的工具，ISE Design Suite 10.1版以比平均運行速度快兩倍的特性極大地加快了設計實施速度。因此設計人員可以在一天時間里完成多次反復設計。
    第二，能更好地支持功率分析和優(yōu)化。隨著工藝幾何尺寸的不斷縮小，滿足功率預算是FPGA設計人員面臨的一項越來越大的挑戰(zhàn)，ISE Design Suite 10.1為用戶提供了在設計過程
第三，首次在ISE Design Suite 10.1版本中實現(xiàn)了同時支持邏輯、嵌入式和DSP設計的全面設計環(huán)境。統(tǒng)一的互操作性保證了用戶可以在ISE Design Suite 10.1中容易地增添System Generator模塊，嵌入式開發(fā)套件(EDK)和System Generator for DSP技術之間不同工具的集成得到進一步增強，從而能夠為同時涉及嵌入式和信號處理的更復雜FPGA SoC設計提供支持。
    ISE Design Suite 10.1還能與PlanAhead設計分析工具所提供的強大功能配合使用。PlanAhead能夠提高綜合和布局布線之間的流程效率，利用可視化關鍵路徑和布局規(guī)模視圖，設計人員可以提高性能。這樣可以大大減少設計反復的時間。這一方法允許設計人員將較大規(guī)模的設計分割為更小更易于處理的模塊，并集中精力優(yōu)化每一模塊，從而提高整個設計的性能和質量。與此同時，Xilinx還與EDA供應商Mentor合作，推出了目前業(yè)界首個IEEE IP加密硬IP模型，不僅使運行時間縮短了一倍以上，而且還提高了RTL仿真運行時間和具有更優(yōu)化的驗證能力。  AT24C128PC

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