當(dāng)CM()S工藝持續(xù)縮小尺寸到65nm及以下工藝節(jié)點(diǎn),柵的制造"71:變得更具挑戰(zhàn)性。 M74HC563B1R在尺寸縮小的過程中,出現(xiàn)了能夠?yàn)?0nm尺寸光刻的氟化氬(ArF)193nm光刻技術(shù)。然而,由于光刻膠厚度的減小和Ar「光刻膠不佳的抗蝕性能,已使得常規(guī)的無機(jī)硬掩膜技術(shù)備受關(guān)注。這種抗蝕膜的性質(zhì)趨于形成各向異性的條紋;并造成柵的側(cè)壁粗糙,囚此會(huì)使器件的性能變差。要改善電流驅(qū)動(dòng)能力和減小短溝效應(yīng),柵氧化物的厚度也要減小。要克服多晶硅耗盡效應(yīng)(PT)E),需要使用預(yù)摻雜技術(shù)。然而,引人預(yù)摻雜技術(shù)卻為常規(guī)無機(jī)硬掩膜圖形帶來了一些問題c囚為多品硅在熱磷酸巾的腐蝕速率是與預(yù)摻雜劑董相關(guān)的,在

完成硬掩膜去除步驟時(shí),會(huì)發(fā)生嚴(yán)重的縮頸現(xiàn)象。所有這些傳遞出個(gè)信號(hào),那就是常規(guī)硬掩膜圖形時(shí)代的結(jié)束和亞90nm⒈藝節(jié)點(diǎn)圖形發(fā)展新時(shí)代的開始。

   關(guān)鍵T藝參數(shù)的變化,如多晶硅柵刻蝕的CDU、由密集到稀疏區(qū)的刻蝕偏差(TPEB)、線寬粗糙度(I'WR)以及多晶硅柵形狀(特別是底部形狀)等,必須被很好地控制,以改善器件性能和提高良率。必須仔細(xì)地優(yōu)化所有這些參數(shù),以避免其中的任何一個(gè)退化。眾所周知,漏飽和電流(IdMt)是表明器件電性能的基準(zhǔn)尺度,其應(yīng)該正比于器件的有效溝道長度,與多晶硅柵的CDU有著密切的關(guān)系。V訕n是評(píng)價(jià)器件特性的另一個(gè)關(guān)鍵參數(shù),圖8,15(a)顯示的是雙斜率VnⅡ(刁`V∫和大V`<閾值電壓>),這個(gè)問題依賴于TPEB的表現(xiàn)。好的TPEB結(jié)構(gòu)不會(huì)產(chǎn)牛V汕n雙斜率問題。LWR與晶體管的閾值電壓變化相關(guān),明顯地增大了關(guān)態(tài)電流的泄漏I。圖8.15(b)顯示的是NM()s泄漏電流的模型預(yù)測,及在0.13umCM()s技術(shù)中,對(duì)應(yīng)不同程度的LWR,驅(qū)動(dòng)電流是柵長度的函數(shù)的結(jié)果。在65nm及以下I藝節(jié)點(diǎn),必須考慮減小多晶硅柵形貌的變化。