MB邏輯電路的制造技術(shù)是超大規(guī)模集成電路(VIsI)半導(dǎo)體工業(yè)的基礎(chǔ)。節(jié)將會(huì)描述現(xiàn)代CMOS邏輯制造流程,用以制造NMOS和PM(E晶體管。現(xiàn)今,典型的CMOS制造I藝會(huì)添加一些額外的流程模塊來(lái)實(shí)現(xiàn)多器件閾值電壓(V1),例如不同柵氧厚度的IO晶體管、A1020BPL84C高壓晶體管、用于DRAM的電容、用于閃存(Ⅱash memory)的浮柵和用于混合信號(hào)應(yīng)用的電感等。在3.2節(jié),將會(huì)簡(jiǎn)要地介紹不同的存儲(chǔ)器技術(shù)(DRAM、⒏DRAM、FcRAM、PCRAM、RRAM、MRAM)和它們的制造流程。

   制造流程、晶體管性能、成品率和最終電路/產(chǎn)品性能之間有很強(qiáng)的關(guān)聯(lián)性,囚此,CMOS和存儲(chǔ)器制造流程的知識(shí)不僅對(duì)加工工程師和器件工程師十分必要,對(duì)電路設(shè)計(jì)和產(chǎn)品I程師也同樣重要。

   本節(jié)將介紹CMOS超大規(guī)模集成電路制造工藝流程的基礎(chǔ)知識(shí),重點(diǎn)將放在I藝流程的概要和不同I藝步驟對(duì)器件及電路性能的影響上。圖3.1顯示了一個(gè)典型的現(xiàn)代CMC)S邏輯芯片(以65nm節(jié)點(diǎn)為例)的結(jié)構(gòu),包括CMOS晶體管和多層互聯(lián)「〗]。典型的襯底是P

型硅或絕緣體上硅(S(Ⅱ),直徑為⒛0mm(8″)或300mm(12″)。局部放大圖顯示出了CM()S晶體管的多晶硅和硅化物柵層疊等細(xì)節(jié),由多層銅互連,最上面兩層金屬較厚,通常被用于制造無(wú)源器件(電感或電容),頂層的鋁層用于制造封裝用的鍵合焊盤。現(xiàn)代CMOS晶體管的主要特征如圖3.2所示。在90nm cMOs節(jié)點(diǎn)上[2],CMOS晶體

管的特征包括鈷-多晶硅化物或鎳一多晶硅化物多晶柵層疊、氮化硅柵介質(zhì)、多層(oNO)隔離、淺源/漏(SD)擴(kuò)展結(jié)和鎳硅化物SD深結(jié)。內(nèi)部核心邏輯電路的晶體管典型操作電壓(1~1.3V),其溝道長(zhǎng)度更短(50~70nm),柵介質(zhì)更薄(25~30A),SD擴(kuò)展結(jié)更淺(200~3ooA)。IO電路的晶體管(即是連接芯片外圍電路的接口)的典型操作電壓是1.8V、2,5V或3,3V,相應(yīng)的其溝道更長(zhǎng)(100~⒛0nm),柵介質(zhì)更厚(40~70A),SD擴(kuò)展結(jié)更深(300~

500A)。核心邏輯電路較小的操作電壓是為了最大限度減小操作功耗。在65mm及45nmCMOS節(jié)點(diǎn),另一個(gè)特點(diǎn)是采用了溝道工程「3J],通過(guò)沿晶體管溝道方向施加應(yīng)力來(lái)增強(qiáng)遷移率(例如張應(yīng)力對(duì)NMOS中電子的作用和壓應(yīng)力對(duì)PMC)S中空穴的作用)。未來(lái)CMOS在32nm及以下的節(jié)點(diǎn)還會(huì)有新的特點(diǎn),例如新的高乃介質(zhì)和金屬柵層疊[Ⅱ],SiGe SD(對(duì)于PMOS),雙應(yīng)變底板,非平面溝道(FinFET)等。      ・