晶圓生產(chǎn)出來后，在出晶圓廠之前，要經(jīng)過一道電性測(cè)試，稱為晶圓可接受度測(cè)試（WAT）。這個(gè)測(cè)試是測(cè)試在切割道（Scribe Line）上的測(cè)試鍵（TestKey）的電性能。測(cè)試鍵通常設(shè)計(jì)有各種原件，例如不同尺寸的NMOS、PMOS、電阻、電容以及其他工藝相關(guān)的特性。這一道可以當(dāng)做是初選。那些有嚴(yán)重生產(chǎn)問題從而使得測(cè)試鍵的電性能超出規(guī)格之外的晶圓會(huì)在這一道被篩選出來，報(bào)廢掉。這一道報(bào)廢掉的晶圓，因?yàn)檫�沒有出貨到客戶手里，所以是不收取客戶錢的，由晶圓廠自己吸收。

WAT測(cè)試結(jié)束后，晶圓工藝就算完成。下一步就是來到測(cè)試廠這里進(jìn)行測(cè)試。第一道晶圓切割前的測(cè)試我們稱為CP (Chip Probing）, 因?yàn)檫@一道測(cè)試是在完整的晶圓上測(cè)的，用到的機(jī)臺(tái)，我們稱作Prober。每一個(gè)產(chǎn)品，都會(huì)有針對(duì)自己設(shè)計(jì)的Prober Card, 上面根據(jù)芯片的測(cè)試焊盤（Pad）的位置裝有對(duì)應(yīng)的測(cè)試探針及電路與測(cè)試臺(tái)連接。每次測(cè)的時(shí)候，測(cè)試頭從上面壓下來，探針就會(huì)扎到Pad上，然后供電進(jìn)行測(cè)試。

兩期我們聊了芯片的封裝和測(cè)試問題，包括CP測(cè)試，F(xiàn)T測(cè)試和系統(tǒng)級(jí)測(cè)試（沒看過的朋友可以點(diǎn)擊這里 你不知道的那些芯片測(cè)試和測(cè)試黑幕 和 你了解芯片封裝技術(shù)嗎？）。這一次我們聊一下半導(dǎo)體中良率的問題。

良率是個(gè)啥？有什么用？

良率是什么？準(zhǔn)確的說，就是總共的芯片（可以是一片wafer，可以是一個(gè)批次，可以是一個(gè)產(chǎn)品，或者是一段時(shí)間內(nèi)有多少芯片等等）。在這些芯片測(cè)試完成后，有哪些芯片是通過測(cè)試的，兩者相除就是良率，為了聊起來方便，我們就拿晶圓級(jí)測(cè)試（CP）來做例子。

下面是一片foundry寄給測(cè)試廠的wafer，現(xiàn)在要進(jìn)行CP測(cè)試了。

現(xiàn)在我們假設(shè)這片wafer總共有100顆芯片，在完成CP1，CP2，CP3之后，只有92顆芯片是通過的。所以說，我們把這一片的良率稱作是92%（92/100）。那你可能會(huì)問，那又怎么了，有92顆芯片能用，我就用92顆唄，可不是這樣哦。因?yàn)閒oundry是按照wafer的價(jià)格賣給fabless的，可不是按照芯片的價(jià)格賣的。舉個(gè)例子，假設(shè)一片wafer是按照1000美元的價(jià)格賣給fabless，那么如果測(cè)試的良率是98%，fabless有98顆芯片是能用的，但是如果測(cè)試的良率是68%，那只有68顆芯片能用，但是這個(gè)時(shí)候的價(jià)格仍然是1000美元。fabless是不是賠了？所以任何一家fabless都希望拿到的wafer良率是100%（雖然這是不可能的）。

這里你也可能會(huì)問？難道foundry生產(chǎn)的wafer良率是0的話，難道fabless也要吃下？當(dāng)然不是，每個(gè)foundry都有賠付標(biāo)準(zhǔn)，當(dāng)一片wafer的良率如果低于某個(gè)值或者某條規(guī)則規(guī)定的值，而且是認(rèn)定foundry的原因?qū)е碌土嫉脑�，fabless是可以找foundry索賠的。至于具體是多少，有哪些rule，這些涉及到商業(yè)機(jī)密，我們這里就不聊了。大家只需要知道有這么過程就好了。

這里還要說一下，不同產(chǎn)品的良率肯定是不一樣的，設(shè)計(jì)越復(fù)雜，測(cè)試項(xiàng)越多，良率肯定越低。一個(gè)負(fù)責(zé)任的foundry都會(huì)針對(duì)產(chǎn)品做良率持續(xù)提升，直到這個(gè)達(dá)到這款產(chǎn)品應(yīng)該有的良率（具體是多少請(qǐng)看第四part）。

至于FT測(cè)試呢，也有良率的問題，計(jì)算方法都一樣，這里就不再多說了，理解一下就可以。與CP不同的是，如果FT低良，要首先判斷是芯片本身的問題（foundry的問題）還是封裝問題導(dǎo)致的低良（封裝廠的問題）。至于判斷方法嘛，這些東西太工程了，違反了我們普及半導(dǎo)體知識(shí)的目的，如果感興趣，可以留言，我看看需不需要再寫一期。

測(cè)試廠引發(fā)的良率問題

在這里還有一個(gè)問題，就是因?yàn)闇y(cè)試引起的低良問題。比如這顆芯片本身是沒有問題的，但是如果probe card的制作不好，或者在測(cè)試的時(shí)候probe card的探針與芯片的引腳接觸不穩(wěn)定，又或者測(cè)試程序設(shè)置的時(shí)鐘不合適等等。如果因?yàn)檫@些問題引起的低良問題，我們可以把它稱作測(cè)試問題。這些問題會(huì)比較麻煩，如果有比較明顯的測(cè)試map（稍后再聊這個(gè)概念），一眼就能看出來，但是如果沒有特定測(cè)試圖形，只能不斷的去換probe card，換測(cè)試程序來驗(yàn)證了。

關(guān)于半導(dǎo)體良率的詳細(xì)介紹和分析

講到這里，不得不提一下測(cè)試的成本問題。通常情況下，我們會(huì)發(fā)現(xiàn)，一個(gè)IC產(chǎn)品，測(cè)試的費(fèi)用占了整體成本的很大一部分。所以，怎樣將測(cè)試程式優(yōu)化到簡單而高效（達(dá)到必要的測(cè)試覆蓋率），就是IC設(shè)計(jì)公司的測(cè)試工程師的工作了。測(cè)試程式越簡化，需要的測(cè)試時(shí)間就短，測(cè)試成本就下降。

一般，在CP階段，為了節(jié)約成本，不會(huì)測(cè)到全部芯片的功能。比如，有一些需要用到昂貴測(cè)試機(jī)臺(tái)的模擬功能測(cè)試，可能在CP階段就被省略，放到后面的FT（Final Test）再進(jìn)行。

除了在測(cè)試程式上優(yōu)化，在測(cè)試方法上優(yōu)化也是大家一致在努力的方向。

一般用到下面幾個(gè)方法降低CP測(cè)試成本：

1.在生產(chǎn)一段時(shí)間后，對(duì)于晶圓邊緣的低良率芯片，直接忽略掉，不予采用。

一般，我們拿到了一個(gè)產(chǎn)品的一定量的CP測(cè)試結(jié)果后，可以將結(jié)果堆疊。Wafer的周邊，一些不完整的芯片或者因?yàn)檫^于靠近邊緣均勻性受到影響的低良率芯片，直接在測(cè)試程式上刪除。

關(guān)于半導(dǎo)體良率的詳細(xì)介紹和分析

將上圖中的不完整芯片和低良率芯片刪除，那么每片晶圓可以少測(cè)12個(gè)芯片，降低了成本的同時(shí)，良率和質(zhì)量和質(zhì)量也相對(duì)提升。

2.那么上面經(jīng)過優(yōu)化的測(cè)試map還可以優(yōu)化嗎？我們知道，同一個(gè)probe card可以同時(shí)測(cè)幾個(gè)芯片，怎么排列是個(gè)問題。如果同時(shí)可以測(cè)6顆，那么排列是2x3 還是3x2，或者1x6，都會(huì)對(duì)扎針次數(shù)產(chǎn)生影響；不同的走針方式，也會(huì)產(chǎn)生不同的扎針次數(shù)。比如有可能下面第二張圖就可能比第一張圖少幾次扎針，這樣就會(huì)節(jié)省測(cè)試時(shí)間�，F(xiàn)在市面上有專業(yè)軟件可以模擬和優(yōu)化這些。

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